ASIC Physical Design Engineer

About the Role:

This is a core technical position focused on ASIC backend physical design. The role involves place and route implementation, timing closure, power optimization, and physical verification using industry-standard EDA tools from Cadence and Synopsys.

Key Responsibilities:

• Floor planning and power planning for complex SoC designs
• Place and route using Cadence Innovus or Synopsys ICC2
• Static timing analysis and timing closure
• Power analysis and optimization
• Physical verification and signoff

What We're Looking For:

• Strong experience in physical design implementation
• Full-chip place& route with Cadence Innovus/Synopsys ICC2 tools
• Deep understanding of advanced node challenges (7nm/5nm)
• Experiences in STA timing closure & physical verification
• Scripting skills
• Excellent problem-solving abilities
• Mandarin speaker

Please send your application to cassie.wen@connectedgroup.com

公司是全球的半導體解決方案供應商,提供高性能定制 ASIC 芯片設計。

尋找一位經驗豐富的高級後端物理設計工程師,加入香港團隊（提供簽證）。將負責先進制程節點下的全芯片物理實現,參與 AI 加速器、汽車視覺處理器等前沿項目。

核心職責

• 全芯片 P&R 實現: 使用 Cadence Innovus 或 Synopsys Fusion Compiler 進行完整的布局布線流程
• 時序收斂: 負責 STA 分析、時序優化和 ECO 修復,確保芯片滿足性能指標
• 物理驗證: 執行 DRC、LVS、天線效應檢查等物理驗證流程
• 電源規劃: 進行電源網絡設計、IR drop 分析和電源完整性驗證
• 流程優化: 開發自動化腳本(Tcl/Python/Perl),提升設計效率
• 跨團隊協作: 與前端設計、驗證、製造團隊緊密配合,確保設計可製造性

任職要求

• 本科及以上學歷,微電子、電子工程或相關專業
• 5年以上物理設計經驗,具備完整的全芯片 P&R 項目經驗
• 精通 Cadence Innovus 或 Synopsys Fusion Compiler(或 ICC2)
• 深入理解 STA 時序分析,熟練使用 PrimeTime 或 Tempus
• 熟悉物理驗證工具(Calibre/ICV)和簽核流程
• 具備先進制程節點(16nm 及以下)的實際項目經驗
• 良好的英語溝通能力,能夠進行技術交流和文檔撰寫
• 普通話流利者優先(需與大陸團隊協作)
• 具備 AI 芯片、GPU 或高性能計算芯片設計經驗
• 熟悉功耗分析工具(PTPX/Voltus)
• 有腳本開發能力,能編寫複雜的自動化流程
• 了解先進封裝技術(2.5D/3D IC、Chiplet)
• 有跨國團隊合作經驗

我們提供

• 具有競爭力的薪資待遇和績效獎金
• 參與前沿 AI 和汽車芯片項目的機會
• 清晰的職業發展路徑和技術晉升通道
• 國際化工作環境,與全球頂尖工程師合作
• 完善的員工福利和健康保險
• 持續的技術培訓和 EDA 工具認證支持

工作地點

香港

如何申請

如果您對這個職位感興趣,請發送您的簡歷至 cassie.wen@connectedgroup.com